基于FGA的直接數字頻率合成器的優(yōu)化設計論文

　　摘要：介紹了DDS的基本工作原理，針對傳統DDS存在的主要問(wèn)題，提出了基于流水線(xiàn)結構的累加器和基于波形對稱(chēng)的ROM優(yōu)化設計，并在開(kāi)發(fā)軟件Quartus II上仿真，驗證了優(yōu)化設計的正確性。不僅提高了系統的運算速度，而且也節省了硬件資源。

　　關(guān)鍵詞:FPGA；DDS；流水線(xiàn)結構；仿真

　　1.引言

　　隨著(zhù)科技的飛速發(fā)展，對信號發(fā)生器的要求越來(lái)越高，傳統分立式模擬電路來(lái)難滿(mǎn)足。直接數字頻率合成法（Direct Digital Frequency Synthesis簡(jiǎn)稱(chēng)DDFS或DDS）具有頻率穩定度高、分辨率高、切換時(shí)間短、相位變化連續、易于實(shí)現各種數字調制、集成度高等特點(diǎn)，能很好的滿(mǎn)足各種需求。

　　因此，DDS技術(shù)在通信、雷達、電子對抗、儀器測試等領(lǐng)域都有廣泛的應用。專(zhuān)用DDS芯片在控制方式、頻率控制等方面不靈活，很多時(shí)候不能滿(mǎn)足系統的要求，利用FPGA來(lái)設計符合自己需要的DDS系統就是一個(gè)很好的解決方法。

　　2.DDS的工作原理

　　DDS是利用數字相位累加產(chǎn)生線(xiàn)性變化的數字相位輸出信號，通過(guò)波形數據查找表，獲得對應于相位信號的數字化幅度信號，再通過(guò)數模轉換器（DAC）獲得模擬信號輸出。一個(gè)基本的DDS系統由基準時(shí)鐘fclk、相位累加器、相位/幅值查找表（ROM）、數模轉換器（DAC）及低通濾波器（LPF）組成，如圖1所示。

　　工作原理：預先在ROM中存入所需波形的幅度編碼，每來(lái)一個(gè)時(shí)鐘信號，N位的相位累加器將頻率控制字K累加，同時(shí)累加器輸出序列的高M(jìn)位去尋址相位/幅值查找表，得到一系列離散的幅度編碼（Y位）。該幅碼經(jīng)數模轉換后得到模擬的階梯電壓，再經(jīng)低通濾波器平滑后，就可得到所需要的波形信號。

　　DDS的輸出信號頻率fout=K·fclk/2N，頻率分辨率為Δfout=foutmin/2N，實(shí)際最高輸出頻率取foutmax=fclk×40%，相對帶寬為foutmax/foutmin=2N×40%。

　　3.DDS的優(yōu)化設計

　　傳統DDS結構的運算速度受相位累加器運算速率的限制，輸出頻率分辨率受相位/幅值查找表（ROM）存儲容量的限制。大多數情況下頻率控制字的位數都為20位以上，而傳統DDS結構的相位累加器是采用一級式全加器和寄存器實(shí)現的.。多位數的加法計算是由低到高串行進(jìn)行的，這樣會(huì )因為位數多而影響計算速度。傳統DDS結構的相位/幅值查找表（ROM）是沒(méi)有經(jīng)過(guò)優(yōu)化設計，而是直接將波形的采樣數據放入ROM，這樣會(huì )占用很大的空間，而硬件資源是有限的。

　　3.1 基于流水線(xiàn)結構的累加器設計

　　相位累加器是DDS的關(guān)鍵部件之一，它的運算速度直接影響DDS的運算速度。為了改進(jìn)傳統DDS結構因頻率控制字位數多而帶來(lái)的計算速度問(wèn)題，采用DSP芯片設計中的流水線(xiàn)結構，并在每級流水線(xiàn)中設計了反饋電路，形成了累加流水線(xiàn)工作狀態(tài)。將32位頻率控制字的相位累加器采用4級流水線(xiàn)結構實(shí)現，每級8位，原理如圖2所示。

　　32位流水線(xiàn)累加器共4級鎖存，4級加法。第1級鎖存用于存儲并穩定32位輸入數據，中間每一級8位加法器均搭配一級寄存器，這樣可以減少毛刺。由流水線(xiàn)的原理可知，該累加器的整體速度取決于8位加法器。這樣整體計算速度比傳統的速度就提高了3倍。

　　由于QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM），通過(guò)改變LPM中模塊的某些參數，可以達到設計的要求，所以L(fǎng)PM是提高電路設計的一種有效方法。本設計中，相位累加器的各級加法器均調用參數化模塊庫中的LPM_ADD_SUB模塊，形成四級流水線(xiàn)工作狀態(tài)，并在每一級流水線(xiàn)中插入幾個(gè)寄存器來(lái)提高系統的數據吞吐率。

　　3.2 ROM查找表的優(yōu)化設計

　　根據波形的對稱(chēng)性，可以對采樣波形數據的存儲進(jìn)行優(yōu)化，以便節省ROM空間。以正弦波為例，在區間內其波形是關(guān)于π/2對稱(chēng)的，因此其區間內的波形可以通過(guò)對的波形關(guān)于π/2進(jìn)行翻轉得到；同理區間內的波形可以通過(guò)對的波形關(guān)于橫軸翻轉得到。所以實(shí)際上ROM只需要存儲內的正弦函數值，通（下轉第133頁(yè)）（上接第108頁(yè)）過(guò)適當控制即可實(shí)現輸出一個(gè)完整周期的正弦函數值，從而大大減小存儲器的大小。優(yōu)化的ROM結構框圖如圖3所示。

　　首先將相位寄存器輸出的高M(jìn)位總地址分為3部分：最高位作為數據的符號位，實(shí)現對數據正負的轉換，次高位作為地址的標志位，實(shí)現對ROM地址的轉換。而剩下的低M—2位通過(guò)地址轉換器后作為ROM地址位。如果將最高位和次高位合并起來(lái)看，它們實(shí)質(zhì)上是構成一個(gè)象限選擇器，其值從00至11分別代表第1、2、3、4象限。這樣只需傳統的DDS結構的1/4的存儲空間。

　　用QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM）來(lái)設計，lpm_rom的波形存儲表只需要產(chǎn)生數據文件*.mif，然后直接在定制lpm_rom時(shí)，添加數據文件即可，但這種方法在FPGA支持內部嵌入式陣列塊（EAB）時(shí)才可以使用。mif文件是在編譯和仿真過(guò)程中作為存儲器（ROM）初始化輸入的文件，有多種方式可以創(chuàng )建mif文件。

　　4.仿真驗證

　　通過(guò)FPGA的開(kāi)發(fā)軟件Quartus II，將編譯綜合后的DDS設計文件用軟件自帶的仿真器進(jìn)行仿真，仿真波形如圖4所示，通過(guò)仿真波形驗證了設計是正確的。利用Quartus II自帶嵌入式邏輯分析儀Signal Tap II采集ROM輸出的數據所形成的波形，如圖5所示。從輸出波形可以驗證設計的正確性。

　　5.結束語(yǔ)

　　本文通過(guò)構建流水線(xiàn)結構的相位累加器和波形存儲表ROM的優(yōu)化設計，改善了DDS傳統機構的所存在的兩個(gè)主要問(wèn)題。設計調用QUARTUSⅡ軟件中提供了參數化的宏功能模塊庫（LPM），對設計過(guò)程進(jìn)行了詳細的描述，并仿真驗證了優(yōu)化設計的正確性。經(jīng)實(shí)驗測試，在QUARTUS II環(huán)境下選取同一種器件，采用優(yōu)化后的DDS設計方法，不僅提高了工作頻，而且大大節省了資源。

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