FPGA使用入門(mén)實(shí)驗報告示例
一．實(shí)驗目的
�。�1） 掌握ISE 13.2集成開(kāi)發(fā)環(huán)境和Modelsim軟件的使用方法；
�。�2） 熟悉S6 Card實(shí)驗板的.使用方法。
�。�3） 掌握使用Verilog HDL語(yǔ)言實(shí)現常用組合邏輯和時(shí)序邏輯的方
法。
�。�4） 了解Chipscope的功能與使用方法。
二． 實(shí)驗內容
�。�1） 熟悉S6 CARD實(shí)驗板；
�。�2） 熟悉ISE集成開(kāi)發(fā)環(huán)境；
�。�3） 3比特加法器仿真與上板實(shí)驗
�。�4）m序列產(chǎn)生器仿真與在板Chipscope調試。
三． 實(shí)驗過(guò)程依照指導書(shū)進(jìn)行
四． 實(shí)驗代碼分析
�。�1）3bit加法器（見(jiàn)注釋?zhuān)?/p>
module m_seq_gen(
//端口I/O定義
input clk,//定義clk為輸入類(lèi)型
input reset,//定義resert為輸入類(lèi)型
output seq//定義seq為輸出類(lèi)型
);
//內部信號說(shuō)明
reg [3:0] state;//定義變量state,為寄存器型,位寬為4
//功能定義
always @(posedge clk or negedge reset)//當clk上升沿來(lái)到或者reset下降沿來(lái)到，//觸發(fā)敏感事件，執行以下程序
begin
if(!reset)//如果不是reset下降沿來(lái)到
state <= 4'b1111;//state輸出結果為4位的二進(jìn)制數字1111
else
begin
state[3:1] <= state[2:0];//state從第二位到第四位輸出結果為其第一位//到第三位的數值
state[0] <= ^(state & 4'b1001);//state第一位輸出結果為state原來(lái)的//值與二進(jìn)制數1001相與的結果
end
end
assign seq = state[0]; //連續賦值，將state第一位值賦給seqEndmodule
�。�2）m序列測試文件代碼分析（見(jiàn)注釋?zhuān)?/p>
module test_m;
// Inputs，將clk和reset定義為寄存器類(lèi)型
reg clk;
reg reset;
// Outputs
wire seq;//將seq定義為連線(xiàn)類(lèi)型
// Instantiate the Unit Under Test (UUT)
m_seq_gen uut (
.clk(clk),
.reset(reset),
.seq(seq)
);
initial begin
// Initialize Inputs，將初始值均設為0
clk = 0;
reset = 0;
// Wait 100 ns for global reset to finish
#100;
reset = 0;
#50 reset = 1;
// Add stimulus here
end
always #10 clk = ~clk;//產(chǎn)生測試時(shí)鐘，延時(shí)10s后使時(shí)鐘取反endmodule
五． 實(shí)驗仿真結果分析
1．3比特加法器（見(jiàn)注釋?zhuān)?/p>
�。�1）功能仿真波形
由上圖可知加法器功能正常，且當a、b之和大于7時(shí)產(chǎn)生進(jìn)位
�。�2）時(shí)序仿真波形
板子上撥碼開(kāi)關(guān)的6、7、8和1、2、3分別作為加法器的輸入，D1-D4 LED燈分別表示cout和sum，撥動(dòng)撥碼開(kāi)關(guān)，觀(guān)察
LED
的變化。
實(shí)驗板實(shí)照
由上圖可證程序運行正常，3比特加法成功
2. m序列產(chǎn)生器
�。�1）產(chǎn)生原理：每一個(gè)周期內，第一個(gè)和第四個(gè)寄存器的值作異或
運算后，寄存器移位，運算出的值賦給第一個(gè)寄存器，構成新的系統寄存器狀態(tài)值。
�。�2）功能仿真波形
第一行為時(shí)鐘信號，第二行為重置信號，第三行為輸出的m序列。
�。�3）Chipscope波形
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