同步計數器的設計實(shí)驗報告
同步計數器的設計實(shí)驗報告
篇一：實(shí)驗六 同步計數器的設計實(shí)驗報告
實(shí)驗六 同步計數器的設計
學(xué)號：
姓名：
一、實(shí)驗目的和要求
1．熟悉JK觸發(fā)器的邏輯功能。
2．掌握用JK觸發(fā)器設計同步計數器。
二、實(shí)驗儀器及器件
三、實(shí)驗預習
1、復習時(shí)序邏輯電路設計方法。
�、� 邏輯抽象，得出電路的狀態(tài)轉換圖或狀態(tài)轉換表
�、� 分析給定的邏輯問(wèn)題，確定輸入變量、輸出變量以及電路的狀態(tài)數。通常都是取原因（或條件）作為輸入邏輯變量，取結果作輸出邏輯變量。
�、� 定義輸入、輸出邏輯狀態(tài)和每個(gè)電路狀態(tài)的含意，并將電路狀態(tài)順序編號。
�、� 按照題意列出電路的狀態(tài)轉換表或畫(huà)出電路的狀態(tài)轉換圖。 通過(guò)以上步驟將給定的邏輯問(wèn)題抽象成時(shí)序邏輯函數。
�、� 狀態(tài)化簡(jiǎn)
�、� 等價(jià)狀態(tài)：在相同的輸入下有相同的輸出，并且轉換到同一次態(tài)的兩個(gè)狀態(tài)。
�、� 合并等價(jià)狀態(tài)，使電路的狀態(tài)數最少。
�、� 狀態(tài)分配
�、� 確定觸發(fā)器的數目n。因為n個(gè)觸發(fā)器共有2n種狀態(tài)組合，所以為獲得時(shí)序電路所需的M個(gè)狀態(tài)，必須取2n1＜M2n
�、� 給每個(gè)電路狀態(tài)規定對應的觸發(fā)器狀態(tài)組合。
�、� 選定觸發(fā)器類(lèi)型，求出電路的狀態(tài)方程、驅動(dòng)方程和輸出方程
�、� 根據器件的供應情況與系統中觸發(fā)器種類(lèi)盡量少的原則謹慎選擇使用的觸發(fā)器類(lèi)型。
�、� 根據狀態(tài)轉換圖（或狀態(tài)轉換表）和選定的狀態(tài)編碼、觸發(fā)器的類(lèi)型，即可寫(xiě)出電路的狀態(tài)方程、驅動(dòng)方程和輸出方程。
�、� 根據得到的方程式畫(huà)出邏輯圖
�、� 檢查設計的電路能否自啟動(dòng)
�、� 電路開(kāi)始工作時(shí)通過(guò)預置數將電路設置成有效狀態(tài)的一種。
�、� 通過(guò)修改邏輯設計加以解決。
�、� 設計步驟簡(jiǎn)圖
圖3 設計步驟簡(jiǎn)圖
2、按實(shí)驗內容設計邏輯電路畫(huà)出邏輯圖。 設計思路詳情見(jiàn)第六部分。電路圖如下：
四、實(shí)驗原理
1．計數器的工作原理
遞增計數器----每來(lái)一個(gè)CP，觸發(fā)器的組成狀態(tài)按二進(jìn)制代碼規律增加。 遞減計數器-----按二進(jìn)制代碼規律減少。 雙向計數器-----可增可減，由控制端來(lái)決定。
2．集成J-K觸發(fā)器74LS73
�、� 符號：
圖1 J-K觸發(fā)器符號
�、� 功能：
表1 J-K觸發(fā)器功能表
�、� 狀態(tài)轉換圖：
圖2 J-K觸發(fā)器狀態(tài)轉換圖
�、� 特性方程：
Qn1JQnKQn
�、� 注意事項：
�、� 在J-K觸發(fā)器中，凡是要求接“1”的，一定要接高電平（例如5V），否則會(huì )出現錯誤的翻轉。
�、� 觸發(fā)器的兩個(gè)輸出負載不能過(guò)分懸殊，否則會(huì )出現誤翻。
�、� J-K觸發(fā)器的清零輸入端在工作時(shí)一定要接高電平或連接到實(shí)驗箱的清零端子。
3．時(shí)序電路的設計步驟 內容見(jiàn)實(shí)驗預習。
五、實(shí)驗內容
1．用J-K觸發(fā)器和門(mén)電路設計一個(gè)特殊的.12進(jìn)制計數器，其十進(jìn)制的狀態(tài)轉換圖為：
圖4
12進(jìn)制計數器狀態(tài)轉換圖
六、實(shí)驗設計及數據與處理
�、� 設計
在12進(jìn)制同步計數器中，輸出的狀態(tài)只由前一周期的狀態(tài)決定，而與外來(lái)輸入無(wú)關(guān)，因此目標電路為Moore型。而數字電路只有0和1兩種狀態(tài)，因此目標電路要表達12種狀態(tài)需要用4個(gè)變量Q1、Q2、Q3、Q4的16種組合中的12種�，F定義十進(jìn)制數01~12的對應二進(jìn)制數為輸出狀態(tài)，可得目標電路的狀態(tài)轉換表如下：
表2 12進(jìn)制同步計數器狀態(tài)狀態(tài)轉換表
本實(shí)驗選擇J-K觸發(fā)器，根據狀態(tài)轉換表以及J-K觸發(fā)器特性方程：
Qn1JQnKQn
得到目標電路方程如下：
nnn
輸出方程：Y0nQ0n、Y1nQ1n、Y2nQ2、Y3Q3
驅動(dòng)方程：Q0一個(gè)CP發(fā)生一次變化，因此J0K01。
Q1每當Q0為1時(shí)，發(fā)生變化，因此n
J1K1Q0。
Q2在Q1Q0都為1以及12（即1100的時(shí)候）發(fā)生變化，因此 J2 = K2 =Q1nQ0n+Q3nQ2n
Q3在Q2 Q1Q0都為1的時(shí)候，以及12的時(shí)候發(fā)生變化，因此 J3=K3=Q0nQ1nQ2n+Q3nQ2n。
狀態(tài)方程：Q0n1J0Q0nK0Q0n
Q1n1J1Q1nK1Q1n
篇二：計數器實(shí)驗報告
實(shí)驗4 計數器及其應用
一、實(shí)驗目的
1、學(xué)習用集成觸發(fā)器構成計數器的方法2、掌握中規模集成計數器的使用及功能測試方法二、實(shí)驗原理
計數器是一個(gè)用以實(shí)現計數功能的時(shí)序部件，它不僅可用來(lái)計脈沖數，還常用作數字系統的定時(shí)、分頻和執行數字運算以及其它特定的邏輯功能。
計數器種類(lèi)很多。按構成計數器中的各觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來(lái)分，有同步計數器和異步計數器。根據計數制的不同，分為二進(jìn)制計數器，十進(jìn)制計數器和任意進(jìn)制計數器。根據計數的增減趨勢，又分為加法、減法和可逆計數器。還有可預置數和可編程序功能計數器等等。目前，無(wú)論是TTL還是CMOS集成電路，都有品種較齊全的中規模集成計數器。使用者只要借助于器件手冊提供的功能表和工作波形圖以及引出端的排列，就能正確地運用這些器件。
1、中規模十進(jìn)制計數器
CC40192是同步十進(jìn)制可逆計數器，具有雙時(shí)鐘輸入，并具有清除和置數等功能，其引腳排列及邏輯符號如圖5－9－1所示。
圖5－
9－1 CC40192引腳排列及邏輯符號
圖中 LD—置數端CPU—加計數端CPD —減計數端CO—非同步進(jìn)位輸出端 BO—非同步借位輸出端
D0、D1、D2、D3 —計數器輸入端
Q0、Q1、Q2、Q3 —數據輸出端CR—清除端
CC40192的功能如表5－9－1，說(shuō)明如下：表5－9－1
當清除端CR為高電平“1”時(shí)，計數器直接清零；CR置低電平則執行其它功能。 當CR為低電平，置數端LD也為低電平時(shí)，數據直接從置數端D0、D1、D2、D3 置入計數器。
當CR為低電平，LD為高電平時(shí)，執行計數功能。執行加計數時(shí)，減計數端CPD 接高電平，計數脈沖由CPU 輸入；在計數脈沖上升沿進(jìn)行 8421 碼十進(jìn)制加法計數。執行減計數時(shí)，加計數端CPU接高電平，計數脈沖由減計數端CPD 輸入，表5－9－2為8421
碼十進(jìn)制加、減計數器的狀態(tài)轉換表。加法計數 表5－9－
減計數
2、計數器的級聯(lián)使用
一個(gè)十進(jìn)制計數器只能表示0～9十個(gè)數，為了擴大計數器范圍，常用多個(gè)十進(jìn)制計數器級聯(lián)使用。
同步計數器往往設有進(jìn)位（或借位）輸出端，故可選用其進(jìn)位（或借位）輸出信號驅動(dòng)下一級計數器。
圖5－9－2是由CC40192利用進(jìn)位輸出CO控制高一位的CPU端構成的加數級聯(lián)圖。
圖5－9－2 CC40192級聯(lián)電路
3、實(shí)現任意進(jìn)制計數
(1) 用復位法獲得任意進(jìn)制計數器
假定已有N進(jìn)制計數器，而需要得到一個(gè)M進(jìn)制計數器時(shí)，只要M＜N，用復位法使計數器計數到M時(shí)置“0”，即獲得M進(jìn)制計數器。如圖5－9－4所示為一個(gè)由CC40192十進(jìn)制計數器接成的6進(jìn)制計數器。
(2) 利用預置功能獲M進(jìn)制計數器
圖5－9－5為用三個(gè)CC40192組成的421進(jìn)制計數器。
外加的由與非門(mén)構成的鎖存器可以克服器件計數速度的離散性，保證在反饋置“0”信號作用下計數器可靠置“0”。
圖5－9－3 六進(jìn)制計數器
圖5－9－4是一個(gè)特殊12進(jìn)制的計數器電路方案。在數字鐘里，對時(shí)位的計數序列是1、2、11，12、1、是12進(jìn)制的，且無(wú)0數。如圖所示，當計數到13時(shí)，通過(guò)與非門(mén)產(chǎn)生一個(gè)復位信號，使CC40192(2)〔時(shí)十位〕直接置成0000，而CC40192(1)，即時(shí)的個(gè)位直接置成0001，從而實(shí)現了5－5－1－12計數。
圖5－9－4 特殊12進(jìn)制計數器
三、實(shí)驗設備與器件
1、 ＋5V直流電源
2、 雙蹤示波器
3、 連續脈沖源
4、 單次脈沖源
5、 邏輯電平開(kāi)關(guān)
6、 邏輯電平顯示器
7、 譯碼顯示器
8、 CC40192×3 CC4011（74LS00）
CC4012（74LS20）
四、實(shí)驗內容
1、測試CC40192同步十進(jìn)制可逆計數器的邏輯功能
計數脈沖由單次脈沖源提供，清除端CR、置數端LD、數據輸入端D3 、D2、D1、D0 分別接邏輯開(kāi)關(guān)，輸出端 Q3、Q2、Q1、Q0接實(shí)驗設備的一個(gè)譯碼顯示輸入相應插口A(yíng)、B、C、D；
CO和BO接邏輯電平顯示插口。按表5－9－1逐項測試并判斷該集成塊的功能是否正常。
(1) 清除
令CR=1，其它輸入為任意態(tài)，這時(shí)Q3Q2Q1Q0＝0000，譯碼數字顯示為0。清除功能完成后，置CR＝0
(2) 置數
CR＝0，CPU，CPD 任意，數據輸入端輸入任意一組二進(jìn)制數，令LD= 0，觀(guān)察計數譯碼顯示輸出，予置功能是否完成，此后置LD＝1。
(3) 加計數
CR＝0，LD＝CPD ＝1，CPU 接單次脈沖源。清零后送入10個(gè)單次脈沖，觀(guān)察譯碼數字顯示是否按8421碼十進(jìn)制狀態(tài)轉換表進(jìn)行；輸出狀態(tài)變化是否發(fā)生在CPU 的上升沿。
(4) 減計數
CR＝0，LD＝CPU ＝1，CPD 接單次脈沖 源。參照3)進(jìn)行實(shí)驗。
由內容可做實(shí)驗得， 計數端接單次脈沖源，清除端CR、置數端LD、數據輸入端
D3D2D1D0分別接邏輯開(kāi)關(guān)，Q3Q2Q1Q0接實(shí)驗設備的一個(gè)譯碼顯示輸入相應端口A(yíng)BCD，CO、BO接邏輯電平顯示插口，按表5-9-1測試，其結果與表5-9-1相一致。
2、圖5－9－2所示，用兩片CC40192組成兩位十進(jìn)制減法計數器，輸入1Hz連續計數脈沖，進(jìn)行由00—99遞減計數，記錄之。
由內容可做實(shí)驗得，按圖5-9-2連接電纜，其中（1）片CPCR1=0 LD1=1 D接連續脈沖源，兩片Q3CPU1=1，BO1接2片CPD2 CR2=0 LD2=1 CPU2=1 BO2為借位端。譯碼顯示器，顯示器數值由00開(kāi)始遞減。
3、將兩位十進(jìn)制減法計數器改為兩位十進(jìn)制加法計數器，實(shí)現由99—00累加計數，記錄之。
由內容可做實(shí)驗得，接圖5-9-2電路，顯示器由00開(kāi)始遞增
4、設計一個(gè)數字鐘移位60進(jìn) 制計數器并進(jìn)行實(shí)驗。
由內容可做實(shí)驗得，將實(shí)驗3中（2）片接法改為圖5-9-3，即得到特殊12進(jìn)制計數器 5、按圖5－9－4進(jìn)行實(shí)驗，記錄之。
由內容可做實(shí)驗得，按圖5-9-4連接電路，得到特殊12進(jìn)制計數器。
六、實(shí)驗心得
在整個(gè)設計的過(guò)程中，關(guān)鍵在于時(shí)序電路的連接及電路的細節設計上，連接時(shí)要特別注意分清各個(gè)管腳，要分析原理以及可行的原因，是整個(gè)電路可穩定工作。從中我感覺(jué)到每個(gè)實(shí)驗都是要反復實(shí)踐，其過(guò)程可能相當繁瑣，但總會(huì )有所收獲的。
Q0分別接
篇三：計數器設計實(shí)驗報告
實(shí) 驗 報 告
實(shí)驗：
班級：
姓名：
學(xué)號：
一、實(shí)驗目的
1.熟悉硬件描述語(yǔ)言軟件的使用。 2.數序計數器的工作原理和邏輯功能。 3.掌握計數器的設計方法。
二、實(shí)驗原理
計數器是數字系統中使用最多的時(shí)序邏輯電路，其應用范圍非常廣泛。計數器不僅能用于時(shí)鐘脈沖技術(shù)，而且還用于定時(shí)、分頻、產(chǎn)生節拍脈沖和脈沖序列以及進(jìn)行數字運算等。
三、實(shí)驗內容
1.設計一個(gè)具有僅為輸出信號的十進(jìn)制加法計數器，要求有異步清零功能及同步使能控制端。
�。�1）代碼library ieee;
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is
port (clk,rst,en,load:in std_logic;data:in std_logic_vector(3 downto 0);dout:out std_logic_vector(3 downto 0);cout:out std_logic);end cnt10;
architecture behav of cnt10 isbegin
process(clk,rst,en,load)
variable q:std_logic_vector(3 downto 0);begin
if rst='0' then q:=(others=>'0');elsif clk'event and clk='1' thenif en='1' then
if (load='0') then q:=data; elseif q<9 then="" q:="(others=">'0');end if;end if;end if;end if;
if q="0101" then cout<='1'; else cout<='0'; end if; dout<=q; end process; end behav;
�。�2）編譯完成
�。�3）波形
�。�4）網(wǎng)表
RTL傳輸層
映射
四、分析
十進(jìn)制加法計數器和六進(jìn)制加法計數器的仿真波形與真值表一致。
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